核心思想：FPGA设计中的“物理”与“契约” 首先，要理解时序分析的本质。它不再是功能仿真中那个“逻辑对不对”的理想世界，而是进入了“物理定律说了算”的现实世界。物理定律: 电信号在导线上传播需要时间（Tnet，网络延迟），通过逻辑门也需要时间（Tlogic，逻辑延迟），触发器响应时钟也需要时间（Tcq，时钟到输出延迟）。这些延迟是客观存在的物理事实。 设计 …
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FPGA开发流程全景图 一个典型的FPGA开发流程包含以下六大阶段： 1. 设计输入 (Design Entry)2. 功能仿真 (Functional SimulationRTL Simulation）3. 综合 (Synthesis)4. 实现 (Implementation)5. 比特流生成 (Bits …
核心思想：模拟硬件的两种不同行为 首先要牢记，HDL（硬件描述语言）的根本目的是描述硬件行为。阻塞和非阻塞赋值就是用来描述两种截然不同的硬件数据传输方式：阻塞赋值 (`=`): 模拟组合逻辑的行为，或者说是一种“串行”的数据流。 非阻塞赋值 (`<=`): 模拟时序逻辑（寄存器）的行为，即一种“并行”的数据更新。 理解了这一点，后面的规则就都是顺理成章 …
第一部分：同步电路设计 (Synchronous Circuit Design)1.专业描述 同步电路设计是数字系统设计的主流范式。其核心思想是，系统中所有状态的改变（即所有存储元件，如触发器、寄存器的数据更新）都由一个统一的、全局性的时钟信号的特定边沿（通常是上升沿）来控制和协调。 可以将其想象成一个纪律严明的军队或一个交响乐团： 时钟 (Clock) 就 …
1. 组合逻辑 (Combinational Logic) 1.1 专业描述 组合逻辑电路是指在任何时刻，其输出值仅取决于该时刻输入值的逻辑电路。它不包含任何记忆元件（如触发器或寄存器），因此电路本身没有“状态”的概念。可以将其视为一个纯粹的、无状态的计算函数，输入一旦确定，输出便唯一确定。核心特征: 无记忆性: 电路不存储历史信息。无时 …
1、MIG DDR3 IP核的介绍 下面是用户侧的信号接口及说明： 其中的输入输出是相对于MIG IP核来说的，例如ui_clk就是output给用户侧的用户时钟。 DDR3 的读或者写都包含写命令操作，其中写操作命令（app_cmd）的值等于 0，读操作 app_cmd 的值 等于 1。首先来看写命令时 …
以太网UDP测试实验1. 以太网UDP通信原理以太网UDP通信原理涉及数据的封装、传输、解封装这三个基本步骤，在以太网框架下利用用户数据报协议（UDP）进行数据发送和接收。以下是UDP通信的核心原理简述：数据封装：应用层数据首先被传送到传输层。在传输层，数据被封装成UDP数据报，每个UDP数据报包含一个8字节的头部，头部包括源端口号、目的端口号、长度和校验和 …
Vivado 安装-2018.3一、安装vivado2018.3安装包解压缩 双击打开文件，路径只能由数字、字母、下划线组成，双击打开xsetup进行安装。 勾选需要的组件 等待安装 二、添加license&nb …
一、实验目的调用ZYNQ处理器核GPIO输入输出模块，在SDK下，基于RTOS多任务操作系统开发软件代码。二、ZYNQ工程建立三、新建bd以及ZYNQ处理器IP调用1.新建bd文件2. 配置ZYNQ3. 打开IP Catalog，Search输入GPIO,添加 AXI_GPIO：(添加IP也可以通过点击Diagram 上面的+号来添加)：我们添加两 …
一、实验目的调用原语输出单端信号转差分信号逻辑输出。差分信号输出逻辑为：输入一个信号，输出互为相反的两个信号。二、ZYNQ工程建立三、新建bd以及ZYNQ处理器IP调用新建bd文件添加IP模块双击打开配置模式，在PS-PL Configuration->general->Enable Clock Resets,（找不到请右边下拉菜单） 取消勾选 …